A DfT Architecture for Asynchronous Networks-on-Chip

International audienceThe Networks-on-Chip (NoCs) paradigm is emerging as a solution for the communication of SoCs. Many NoC architecture propositions are presented but few works on testing these network architectures. To test the SoCs, the main challenge is to reach into the embedded cores (i.e, the IPs). In this case, the DFT techniques that integrate test architectures into the SoCs to ease the test of these SoCs are really favoured. In this paper, we present a new methodology for testing NoC architectures. A modular, generic, scalable and configurable DFT architecture is developed in order to ease the test of NoC architectures. The target of this test architecture is asynchronous NoC architectures that are implemented in GALS systems. The proposed architecture is therefore named ANOC-TEST and is implemented in QDI asynchronous circuits. In addition, this architecture can be used to test the computing resources of the networked SoCs. Some initial results and conclusions are also give

How to Implement an Asynchronous Test Wrapper for Network-on-Chip Nodes

International audienceThe Network-on-Chip (NoC) paradigm is currently known as an alternative solution for the on chip communication in the next SoC generation, especially, asynchronous NoCs. One of the challenges for asynchronous NoC-based systems design is testing asynchronous network architectures for manufacturing defects. To improve the testability of asynchronous NoCs, we have developed a scalable and configurable asynchronous Design-for-Test (DfT) architecture. In this architecture, each asynchronous network node is surrounded by an asynchronous test wrapper and the network communication channels are reused as a high-speed Test Access Mechanism (TAM). This architecture is designed to test all network elements (routers, communication channels), but it can also be used to test computational resources. In this paper, we introduce how to realize and implement the test wrapper in Quasi Delay Insensitive (QDI) asynchronous logic style. The validation and experimental results are also presented

Méthodologie de test de processeurs : impacts sur la conception

Universités : Université scientifique et médicale de Grenoble et Institut National Polytechniqu

CONCEPTION TESTABLE DE CIRCUITS A PARTIR D'UNE DESCRIPTION COMPORTEMENTALE

LES TECHNOLOGIES ACTUELLES PERMETTENT LA MISE SUR LE MARCHE DE CIRCUITS COMPLEXES COMPRENANT PLUSIEURS MILLIONS DE TRANSISTORS. DES OUTILS GENERENT DIRECTEMENT L'ARCHITECTURE D'UN CIRCUIT A PARTIR D'UNE DESCRIPTION COMPORTEMENTALE DE CELUI-CI. LA DESCRIPTION INITIALE DU CIRCUIT EST, QUANT A ELLE, BASE SUR UN LANGAGE PROCHE DES LANGAGES DE PROGRAMMATION INFORMATIQUE. APRES PLUSIEURS ETAPES D'OPTIMISATIONS ET DE SIMPLIFICATIONS, UNE DESCRIPTION PLUS PROCHE DE LA REALITE PHYSIQUE EST GENEREE : LA DESCRIPTION DE BAS NIVEAU. LE COMPOSANT DOIT ENFIN SUIVRE UN PROCESSUS DE FABRICATION AVANT DE POUVOIR ETRE MIS SUR LE MARCHE. IL EST ENSUITE IMPORTANT DE TRIER LES CIRCUITS CORRECTES DES CIRCUITS COMPORTANT DES DEFAUTS : C'EST L'ETAPE DE TEST. PAR CONTRE, LA FONCTION REALISEE PAR LES CIRCUITS ACTUELS EST SI COMPLEXE QU'IL FAUDRAIT PLUSIEURS MILLIER D'ANNEES POUR LA TESTER DE FACON EXHAUSTIVE. ON UTILISE DONC UN MODELE DE FAUTE AFIN DE GENERER UN JEU DE TEST A PARTIR D'UNE DESCRIPTION DU CIRCUIT. LA TESTABILITE D'UN CIRCUIT PEUT ETRE DEFINIE COMME ETANT LA FACILITE A GENERER UN JEU DE TEST QUI COUVRE EFFICACEMENT LE MODELE DE FAUTE CONSIDERE. A L'HEURE ACTUELLE, LA GENERATION DES TESTS ET L'AMELIORATION DE LA TESTABILITE D'UN CIRCUIT SE FONT SUR DES DESCRIPTIONS DE BAS NIVEAU DE CE DERNIER. DANS CE MEMOIRE, NOUS PROPOSONS UNE NOUVELLE METHODE, BASEE SUR LA TECHNIQUE DE SCAN, QUI PERMETTE D'AMELIORER LA TESTABILITE D'UN CIRCUIT A PARTIR DE SA DESCRIPTION COMPORTEMENTALE. UTILISER UN TEL NIVEAU DE DESCRIPTION PERMET D'OBTENIR UNE METHODE QUI SOIT PLUS GENERIQUE ET QUI PRENNE EN COMPTE LES ASPECTS DE TESTABILITE PLUS TOT DANS LE PROCESSUS DE CONCEPTION. CETTE METHODE EST COMPLETEE PAR UNE TECHNIQUE DE SCAN PARTIEL APPLICABLE ELLE AUSSI A PARTIR D'UNE DESCRIPTION COMPORTEMENTALE. LA METHODE PRESENTEE A ETE APPLIQUEE A DES CIRCUITS DE COMMUNICATION UTILISES DANS LES RESEAUX HAUT DEBIT AINSI QU'A DES CIRCUITS DE REFERENCE POUR L'EVALUATION DES OUTILS DE TEST. SA MISE EN UVRE SUR DE TELS CIRCUITS DONNE DE BONS RESULTATS PAR RAPPORT AUX TECHNIQUES ACTUELLES QUI TRAITENT LA TESTABILITE A PARTIR DE DESCRIPTIONS DE BAS NIVEAU.GRENOBLE1-BU Sciences (384212103) / SudocSudocFranceF

Diagnostic des systèmes matériels et logiciels

Les systèmes complexes (télécommunications, systèmes embarqués, systèmes réactifs...) sont soumis à des contraintes fortes de qualité de service qui rendent leur conception et leur validation difficiles et coûteuses. Il est donc extrêmement important de définir et de développer les méthodes et outils permettant de réduire les coûts de validation de tels systèmes. Ce travail consiste à définir : - une méthode de diagnostic permet de localiser les composants matériels fautifs dans un système complexe. Cette méthode est fondée sur l'application des techniques d'intelligence artificielle. La résolution est guidée par des heuristiques de natures différentes et par des contraintes, soit imposées par le concepteur, soit liées à l'environnement de test. - Une méthode automatique d'aide à la localisation des fautes détectées dans un logiciel, basée sur une analyse des traces d'exécution. Cette méthode permet de restreindre le domaine des parties suspectes du logiciel afin d'aider à la correction. - Comme l'activité de diagnostic s'intègre pleinement au processus de validation, nous nous sommes intéressés dans cette thèse également à proposer une mesure de diagnosabilité en logiciel, définie comme " la facilité à localiser les fautes détectées ".GRENOBLE1-BU Sciences (384212103) / SudocSudocFranceF

Contribution à l'analyse de testabilité des systèmes réactifs temps réel (aide à la validation et à la vérification de systèmes)

Les phases de validation et de vérification (V&V) des systèmes réactifs temps réel critique (de plus en plus complexes) sont très importantes en termes de coût et de temps. Dans ce contexte, toute méthode et outil permettant d'aider à la réalisation des activités de V&V est d'une très grande importance au cours du développement. Le test fonctionnel est le moyen le plus utilisé au cours de ces phases de V&V. Or, les méthodes de test présentent des limites : un test exhaustif est quasiment impossible à réaliser en raison de la taille et de la complexité des systèmes considérés. Dans ce contexte, les enjeux de la maîtrise de l'effort de test (complexité et coût) sont majeurs, mais les exigences de qualité pour ces systèmes sont très grandes. L'effort de test caractérise tout autant l'élaboration des jeux de test que le diagnostic. Dans cette optique, nous avons défini deux méthodologies basées sur les concepts d'analyse de testabilité et les stratégies de test. La première méthodologie permet d'aider à la définition de jeux de test pertinents et à l'analyse de couverture des systèmes réactifs spécifiés dans un formalisme flot de données SCADE dans le contexte AIRBUS. La seconde propose des méthodes d'aide à la vérification (identification de tests pertinents et localisation de composants défectueux au cours diagnostic) de systèmes sur la chaîne d'assemblage finale (FAL) d'un avion AIRBUS.Reactive real time systems are critical systems. These systems requirements validation and verification (V&V) activities are very important in terms of cost and time. Therefore, methods and tools that can alleviate and efficiently support V&V activities are of great interest for aeronautic domain. Functional testing is the most commonly used technique for these systems requirements V&V. But, testing methods present some limits: exhaustive test data generation is practically impossible because of the size and the complexity of these systems. In this way, controlling testing effort (complexity and cost) is major, but systems quality demands are very huge. Testing effort characterizes as well the tests definition as the diagnosis. In this perspective, we defined two methodologies based on testability analysis concepts and test strategies. The first methodology aims at guiding relevant functional tests definition and facilitating AIRBUS reactive systems SCADE data flow specification coverage analysis during the validation activities. The second methodology proposes methods supporting the verification activities (relevant tests definition for diagnosis and faulty component identification) based on functional testing on AIRBUS Final Assembly Line (FAL).GRENOBLE1-BU Sciences (384212103) / SudocSudocFranceF

Conception testable et test de logiciels flots de données

Cette thèse concerne l'étude de la testabilité des conceptions flot de données des systèmes réactifs développés à l'aide de deux environ développement SCADE et SIMULINK. La testabilité, utilisée pour estimer de manière prédictive la facilité à tester un système, est évaluée par deux mesures : la contrôlabilité et l'observabilité. Nous utilisons la technologie SATAN basée sur la théorie de l'information pour modéliser le transfert d'information dans le système. Les mesures de testabilité sont calculées à partir de la perte d'information dans le schéma d'opérateurs, où chacun des opérateurs contribuent à cette perte d'information. La perte d'information d'un opérateur est calculée soit exhaustivement sur la base de la "table de vérité" de la fonction de l'opérateur, soit de manière statistique via les résultats de simulation de l'opérateur. Notre approche a été intégrée dans un outil permettant une analyse automatique de testabilitéGRENOBLE1-BU Sciences (384212103) / SudocSudocFranceF

Méthode de test et conception en vue du test pour les réseaux sur puce asynchrones (application au réseau ANOC)

GRENOBLE1-BU Sciences (384212103) / SudocSudocFranceF